ミリ波ラジオ・オーバー・ファイバーシステムのためのFPGAベースのニューラル・ネットワーク・アクセラレータ

FPGA-based neural network accelerators for millimeter-wave radio-over-fiber systems.

• Jeonghun Lee
• Jiayuan He
• Ke Wang

抄録

高速無線通信の急速な発展に伴い、60GHz帯のミリ波（ミリ波）周波数帯が注目を集めており、ミリ波信号を伝送するための有望なソリューションとして、ラジオ・オーバー・ファイバー（RoF）システムが広く研究されています。ニューラルネットワークは、線形および非線形の両方の障害を抑制することにより、ミリ波RoFシステムの受信側の性能を向上させるために提案され、研究されてきた。しかし、mm波RoFシステムにおけるニューラルネットワークのこれまでの研究は、いずれもハイエンドGPUやCPUによるオフライン処理の利用に焦点を当てたものであり、低消費電力、低コスト、限られた計算プラットフォームでの利用には実用的ではない。この問題を解決するために、本論文では、FPGAの低消費電力、並列計算、再構成性の特徴を利用して、ミリ波RoFシステムのためのニューラルネットワークハードウェアアクセラレータの実装を初めて検討した。また、畳み込みニューラルネットワーク(CNN)とバイナリ畳み込みニューラルネットワーク(BCNN)の両方のハードウェアアクセラレータを実証しました。さらに、mm波RoFシステムにおける低レイテンシ要件を満たし、低コストでコンパクトなFPGAデバイスの使用を可能にするために、FPGA上にCNNとBCNを実装するための新しい内部並列計算最適化手法を提案した。提案するFPGAベースのハードウェア・アクセラレータは、一般的な組込みプロセッサ(ARM Cortex A9)の実行レイテンシと比較して、mm波RoFシステムの処理遅延をCNNで約99.45%、BCNNで約92.79%削減できることが示された。最適化されていないFPGA実装と比較して、提案する内部並列計算手法は、CNNとBCNNでそれぞれ約44.93%と45.85%の処理遅延を低減することを示しています。また、GPU実装と比較して、提案の最適化手法を用いたCNN実装のレイテンシは85.49％、消費電力は86.91％削減されている。また，提案した最適化手法を用いたBCNNの実装では，GPU実装に比べてレイテンシが大きくなるものの，消費電力は86.14%削減された．このFPGAベースのニューラルネットワークハードウェアアクセラレータは、ミリ波RoFシステムのための有望なソリューションを提供します。

With rapidly developing high-speed wireless communications, the 60 GHz millimeter-wave (mm-wave) frequency range has attracted extensive interests, and radio-over-fiber (RoF) systems have been widely investigated as a promising solution to deliver mm-wave signals. Neural networks have been proposed and studied to improve the mm-wave RoF system performances at the receiver side by suppressing both linear and nonlinear impairments. However, previous studies of neural networks in mm-wave RoF systems all focus on the use of off-line processing with high-end GPUs or CPUs, which are not practical for low power-consumption, low-cost and limited computation platform applications. To solve this issue, in this paper we investigate neural network hardware accelerator implementations for mm-wave RoF systems for the first time using the field programmable gate array (FPGA), taking advantage of the low power consumption, parallel computation, and reconfigurablity features of FPGA. Both the convolutional neural network (CNN) and binary convolutional neural network (BCNN) hardware accelerators are demonstrated. In addition, to satisfy the low-latency requirement in mm-wave RoF systems and to enable the use of low-cost compact FPGA devices, a novel inner parallel computation optimization method for implementing CNN and BCNN on FPGA is proposed. It is shown that compared with the popular embedded processor (ARM Cortex A9) execution latency, the proposed FPGA-based hardware accelerator reduces the processing delay in mm-wave RoF systems by about 99.45% and 92.79% for CNN and BCNN, respectively. Compared with non-optimized FPGA implementations, results show that the proposed inner parallel computation method reduces the processing latency by about 44.93% and 45.85% for CNN and BCNN, respectively. In addition, compared with the GPU implementation, the latency of CNN implementation with the proposed optimization method is reduced by 85.49%, while the power consumption is reduced by 86.91%. Although the latency of BCNN implementation with the proposed optimization method is larger compared with the GPU implementation, the power consumption is reduced by 86.14%. The demonstrated FPGA-based neural network hardware accelerators provide a promising solution for mm-wave RoF systems.